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5 Commits
1 Rama
Rama: master
Ramas Etiquetas
${ item.name }
Crear rama ${ searchTerm }
desde 'master'
${ noResults }
Dirk Alders a379272b96 Makefileadaption for proper status output hace 1 año
caching @ 3b32ca5e20 Modules updated hace 2 años
fstools @ c10e8792ab Modules updated hace 2 años
geo @ 11166bb27a Initial pylib submodules added hace 3 años
helpers @ c4f0551898 Initial pylib submodules added hace 3 años
media @ abcf63d02e Initial pylib submodules added hace 3 años
mqtt @ 3d9fc164b4 Modules updated hace 2 años
report @ 21bac82e0c Modules updated hace 2 años
reqif @ c0e8533af5 Modules updated hace 2 años
rpi_envsens @ 2ffcdf2d59 Modules updated hace 2 años
socket_protocol @ 7f2b90c990 Modules updated hace 2 años
state_machine @ c47c20e0d6 Initial pylib submodules added hace 3 años
stringtools @ e1f76d9631 Initial pylib submodules added hace 3 años
task @ 7583bb5f3b Initial pylib submodules added hace 3 años
tcp_socket @ 72275a3270 Initial pylib submodules added hace 3 años
unittest @ 5b077eab90 Modules updated hace 2 años
.gitignore Initial commit hace 3 años
.gitmodules Modules updated hace 2 años
LICENSE Initial commit hace 3 años
Makefile Makefileadaption for proper status output hace 1 año
README.md Initial commit hace 3 años
__init__.py Initial pylib submodules added hace 3 años

README.md

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